Zen4核心內(nèi)部布局圖曝光臺積電5nm工藝相當神

AMD官宣了Zen4架構(gòu)的銳龍7000系列，但只有型號、基礎(chǔ)規(guī)格、海外價格，內(nèi)部架構(gòu)設(shè)計要到性能解禁的時候才會公開。

不過，不少架構(gòu)細節(jié)已經(jīng)被扒了出來。

這是Zen4單個核心的內(nèi)部布局圖，可以看到浮點單元、調(diào)度單元、分支預(yù)測單元、載入/存儲單元、解碼單元、TLB、uOP微操作緩存、一級指令和數(shù)據(jù)緩存、二級緩存。

對比來看，Zen4相比于Zen3不變的有一/三級緩存容量、發(fā)射寬度、浮點寬度等，變化的則有微操作緩存從4KB增至6.75KB，每核心二級緩存從512KB翻番至1MB，二/三級緩存延遲從12/46循環(huán)變成14/50循環(huán)，ROB、L1 BTB也變大了。

Zen4 CCD部分采用臺積電5nm工藝，面積70平方毫米，相比7nm Zen3 83平方毫米縮小了15.7%，但集成度更高，晶體管數(shù)量從41.5億猛增到65.7億，增加了足足58%。

IOD部分從GF 12nm升級為臺積電6nm，并集成了Zen3+銳龍6000H/U系列同款的部分電源管理功能、RDNA2架構(gòu)的GPU圖形核心(2單元)，還有DDR5內(nèi)存控制器、PCIe 5.0控制單元。

IOD的面積為124.7平方毫米，和Zen3 IO

標簽： 分支預(yù)測單元 三級緩存容量 部分電源管理功能 內(nèi)存控制器